100억 모으기 프로젝트315 반도체 8대 공정 정리 1. 웨이퍼 공정 ① 잉곳 만들기 모래에서 추출한 Si를 고온의 열로 녹여 고순도의 Si 용액으로 만들어 굳혀 잉곳 생성 ② 잉곳 절단 얇은 웨이퍼를 만들기 위해 다이아몬드 톱으로 잉곳을 균일한 두께로 절단 ③ 웨이퍼 표면 연마 거친 표면을 매끄럽게 갈아내고 표면을 평평하게 만드는 화학적 기계적 연마 공정(CMP) ④ 세척과 검사 세척과 검사를 통해 웨이퍼 체크 - 잉곳 : 고온에서 녹인 실리콘으로 만든 실리콘 기둥 ① Chip : 웨이퍼 위에 전자회로가 새겨진 얇고 작은 조각으로서, IC칩이 되는 부분 ② Scribe Line : 칩의 경계로서, 아무 전자회로가 없는 부분이며, 웨이퍼를 개별 칩으로 나누기 위한 분리 선입니다. ③ Test Element Group(TEG) : 실제 칩의 동작 여부를 판.. 2023. 7. 4. 반도체의 원리 - P/N형 반도체 PN접합, [반도체 원리] 1. 반도체의 재료 : Si (규소, 실리콘) - 순수한 반도체는 전기가 흐르지 않는다. 2. P형 반도체(Positive) : 실리콘보다 가전자가 1개 적은 B(붕소)를 극히 소량 더해주면, 전자가 빠지는 현상 발생(빠진 곳을 정공) 3. N형 반도체(Negative) : Si에 가전자가 1개 더 많은 P(인)을 소량 첨가하면, 전자가 1개 남아 자유전자(잉여전자)가 되어 전류가 흐르게 된다. 4. PN접합 : P형과 N형을 접합시키면, 접합면에 확산이라는 현상이 일어난다 - 확산 : 온도차이에 의해 전자가 이동하는 현상 (정공은 P → N, 전자는 N → P로 이동) - 접합면에서 정공과 전자의 결합이 어느정도 진행되면 멈춘다. - 정공과 전자의 결합이 완료된 부분에는 캐리어가 없으므.. 2023. 7. 4. [Harman 세미콘 아카데미] 12일차 - Review, 디지털 시계 만들기(교육 과정 외) [Review] ※ FPGA는 LUT과 DFF들의 배열 (LUT 뒤에 DFF가 붙어 있음) - 메모리 만들 때 DFF를 그냥 가져다 쓰면, LUT이 낭비됨. ∴ 메모리 회로가 따로 있다. ※ 회로 합성을 어떻게 하느냐에 따라 결과가 달라진다. 1) ASIC 용으로 합성 : CMOS 회로로 합성됨(Gate들이 그대로 표현) 2) FPGA 용으로 합성 : LUT 회로로 합성됨(모든 gate들이 LUT으로 표현) ※ 가독성 & 커뮤니케이션 능력 : 기업에서 다루는 회로는 크기가 방대하므로 part를 나눠서 팀으로 진행한다. ∴ 코딩의 가독성 & 팀원간의 커뮤니케이션 능력이 대두됨. ※ Verilog 문법 1. 변수 1) 자료형 ▶ Net : 소자간의 물리적인 연결을 추상화(H/W적 특성) - wire : 함축.. 2023. 7. 4. 퓨리오사·사피온·리벨리온 자금 빨아들이는 'AI반도체' : AI서비스 구현에 필요한 대규모 연산을 작은 전력을 들여 빠른 속도로 처리해내는 비메모리 반도체 챗GPT 공개 이후 수요가 늘어나면서 초기 산업을 육성하려는 기관의 관심이 이어질 것으로 보인다. AI반도체 설계 전문 스타트업 '퓨리오사AI'는 올해 초 국내 기관투자자를 대상으로 진행한 시리즈C 투자 유치에서 약 700억원을 확보한 것으로 파악된다. 퓨리오사AI의 기존 투자자인 KDB산업은행은 300억원가량의 추가 투자를 검토 중이다. 퓨리오사AI에 앞서 사피온도 지난 4월 GS그룹과 대보그룹에서 500억원 규모 자금을 받았다. 사피온은 SK스퀘어, SK하이닉스, SK텔레콤 등 3사가 800억원을 들여 미국에 세운 AI반도체 설계 전문 업체(팹리스)다. 또 다른 AI반도체 스타트업인 리벨리온도 지난해 .. 2023. 7. 4. 이전 1 ··· 69 70 71 72 73 74 75 ··· 79 다음
