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100억 모으기 프로젝트315

[FPGA] FPGA, ASIC, SoC의 차이점 [개념] 📌 FPGA : Field Programmable Gate Array 프로그래밍 가능한 반도체로, 사용자가 회로를 프로그래밍하여 재구성할 수 있으며, 주로 프로토타이핑과 가속화용으로 사용된다. 📌 ASIC : Application Specific Integrated Circuit 특정 응용 프로그램에 특화된 반도체로, 고유한 기능을 위해 설계되며 생산 비용과 소요 시간이 크지만 요청한 기능에 최적화된 성능을 제공한다. 📌 SoC : System On Chip 하나의 집적회로(IC)에 모든 시스템 구성 요소를 통합하는 기술로 다양한 IP를 포함하여 시스템을 단일 칩으로 구현하며 모바일 디바이스 및 임베디드 시스템에서 주로 사용된다. cf) IP란? : Intellectural Property 재사.. 2023. 9. 23.
[Harman 세미콘 아카데미] 63~65일차 - Verilog(Project : Portable Fan) [현재 상황을 코드로 표현하면?] while(1) { Project; } 계속되는 프로젝트로 인해 몸과 정신이 피폐해지고 있지만, 그래도 매번 성장함을 몸소 체험할 수 있어 좋다. 좋은 건가? 아무튼 좋다. 행복하다. [Project] 📌 Project Summary Project name : Portable Fan 구현 Mission i) 바람 세기 조절 기능 ii) 1시간, 3시간, 5시간 타이머 기능 iii) 3단 밝기 조절 가능한 LED 무드등 iv) 이외 추가 기능 최소 1가지 구현 프로젝트 기간 및 팀원 기간 : 3 Days 팀원 : 3명 2023. 9. 23.
[Harman 세미콘 아카데미] 62일차 - Verilog(Servo Motor, DC Motor, ADC) [Servo Motor] 📌 -90˚~90˚까지 순차적으로 구동 module Servo_Motor_Top( input clk, rstp, output servo, output [3:0] com, output [7:0] seg_7 ); reg [21:0] clk_div; // 너무 빨리 동작하면 안 되니까, 분주기 생성하여 적용 always @(posedge clk) clk_div = clk_div + 1; wire clk_div_21_ne; edge_detector_p edg(.clk(clk), .cp_in(clk_div[21]), .rst(rstp), .n_edge(clk_div_21_ne)); // Edge Detector reg [9:0] duty; reg down_up; parameter UP =.. 2023. 9. 21.
[FPGA] Hardware Design의 이해, RTL과 FPGA란? [RTL] 📌 RTL이란? FPGA를 알아보기에 앞서, RTL에 대해 먼저 알아보도록 하자. RTL은 Register Transfer Level의 약어로, 레지스터와 로직 회로를 이용하여 Synchronous 디지털 회로를 설계하는 레벨을 의미하며, 위 그림과 같이 Flip-Flop을 이용한 레지스터와 Gate 등의 로직회로로 구성된 디자인을 RTL이라 한다. RTL 디자인은 디지털 회로를 레지스터 및 데이터 전달 단위로 추상화하는 방법이고 RTL 수준에서 디자인하면 회로를 간단하게 기술할 수 있으며, 고수준 설계에서 하드웨어로 변환하기 위한 중간 단계로 사용된다. 📌 RTL의 주요 요소들 1. 레지스터 : 레지스터는 데이터를 저장하는 디지털 메모리 요소이며, 데이터가 레지스터에 저장되고 다른 레지스터로.. 2023. 9. 20.

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