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Vivado36

[Harman 세미콘 아카데미] 49일차 - Verilog(Stop Watch - Minute, Start/Stop, Lap) [Stop Watch] 📌 Minute count 구현 Minute clock 설계 clk_sec을 60번 카운트하면 1분 // min clock module clock_min( input clk, clk_sec, reset_p, output clk_min ); // 60개 카운트하면 1s reg [5:0] cnt_sec; reg cp_min; // cp : clock pulse always @(posedge clk, posedge reset_p) begin if(reset_p) cnt_sec = 0; // reset이 들어오면 cnt = 0 else if(clk_sec) begin if (cnt_sec >= 29) begin cnt_sec = 0; // 0부터 번까지 카운트하면 다시 0으로 cp_min.. 2023. 9. 4.
[Harman 세미콘 아카데미] 41일차 - Verilog(Review, Memory, Clock Library, Stop watch) [Review] 이전 내용 참조 더보기 https://rangvest.tistory.com/entry/Harman-1%EC%9D%BC%EC%B0%A8-VIVADO-setting [Harman 세미콘 아카데미] 1일차 - VIVADO setting [개요] 시스템 반도체를 설계하는 언어는 대표적으로 2가지가 있다. 1. Velilog : 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(HDL, Hardware Description Language) 회로를 설계할 때 사용하는 언어로, rangvest.tistory.com https://rangvest.tistory.com/entry/Harman-1%EC%9D%BC%EC%B0%A8-FPGA-board [Harman 세미콘 아카데미] 1일차 - FPGA bo.. 2023. 8. 23.
[Harman 세미콘 아카데미] 4일차 - 7_segment로 디코더 회로 출력하기 [BCD 7-segment decoder] 위 그림처럼 8개의 LED(a, b, c, d, e, f, g, dot) 합쳐놓은 것을 말하며, 각 LED를 on하여 숫자 또는 문자를 표현한다. 4 bit의 입력으로 출력할 수 있는 경우의 수 → 2⁴(=16) 가지(0~9, A~F) case를 써주지도 않고, default도 안 만들어주면, LATCH가 만들어진다. → 주의할 것 ※ 분주기 (2진수에서 다음 bit의 주기는 이전 bit 주기의 2배) 위 코드를 예로 들면, i) 1 clk rising edge일 때, clk_div = clk_div +1 즉, clk 1주기 동안 clk_div[0]는 1회 rising/falling 한다. → clk의 주기는 clk_div[0]의 주기의 1/2 ii) clk_d.. 2023. 6. 22.
[Harman 세미콘 아카데미] 3일차 - Cora z7 setting, Decoder [FPGA board] 1. Board setting : 설계한 회로를 board에 programing하기 위해서는 입출력 변수들을 board의 입출력 단자에 연결해주어야 하고 그러기 위해서는 board에 장착된 FPGA chip의 연결 정보를 알아야 한다. → XDC file을 다운받아 vivado에서 programing 1) XDC File 다운받기 & 불러오기 ※ Cora z7 board 관련 링크 https://digilent.com/reference/programmable-logic/cora-z7/start Cora Z7 - Digilent Reference digilent.com ※ C언어에서 사용 가능한 파일 경로 사용 가능 : 영어 대문자/소문자, 숫자(맨 앞에는 오면 안 됨), _(und.. 2023. 6. 21.

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