시스템반도체26 반도체 8대 공정 정리 1. 웨이퍼 공정 ① 잉곳 만들기 모래에서 추출한 Si를 고온의 열로 녹여 고순도의 Si 용액으로 만들어 굳혀 잉곳 생성 ② 잉곳 절단 얇은 웨이퍼를 만들기 위해 다이아몬드 톱으로 잉곳을 균일한 두께로 절단 ③ 웨이퍼 표면 연마 거친 표면을 매끄럽게 갈아내고 표면을 평평하게 만드는 화학적 기계적 연마 공정(CMP) ④ 세척과 검사 세척과 검사를 통해 웨이퍼 체크 - 잉곳 : 고온에서 녹인 실리콘으로 만든 실리콘 기둥 ① Chip : 웨이퍼 위에 전자회로가 새겨진 얇고 작은 조각으로서, IC칩이 되는 부분 ② Scribe Line : 칩의 경계로서, 아무 전자회로가 없는 부분이며, 웨이퍼를 개별 칩으로 나누기 위한 분리 선입니다. ③ Test Element Group(TEG) : 실제 칩의 동작 여부를 판.. 2023. 7. 4. [Harman 세미콘 아카데미] 12일차 - Review, 디지털 시계 만들기(교육 과정 외) [Review] ※ FPGA는 LUT과 DFF들의 배열 (LUT 뒤에 DFF가 붙어 있음) - 메모리 만들 때 DFF를 그냥 가져다 쓰면, LUT이 낭비됨. ∴ 메모리 회로가 따로 있다. ※ 회로 합성을 어떻게 하느냐에 따라 결과가 달라진다. 1) ASIC 용으로 합성 : CMOS 회로로 합성됨(Gate들이 그대로 표현) 2) FPGA 용으로 합성 : LUT 회로로 합성됨(모든 gate들이 LUT으로 표현) ※ 가독성 & 커뮤니케이션 능력 : 기업에서 다루는 회로는 크기가 방대하므로 part를 나눠서 팀으로 진행한다. ∴ 코딩의 가독성 & 팀원간의 커뮤니케이션 능력이 대두됨. ※ Verilog 문법 1. 변수 1) 자료형 ▶ Net : 소자간의 물리적인 연결을 추상화(H/W적 특성) - wire : 함축.. 2023. 7. 4. [Harman 세미콘 아카데미] 9일차 - Counter 활용(parameter, bin_to_dec, TFF, edge_detector, debouncing) [Schematic] [parameter] 이전에 4bit, 12bit counter를 만들었는데, parameter를 활용하면 굳이 bit마다 모듈을 만들어줄 필요가 없다. [Bin_to_Dec] 아무래도 알파벳으로 카운팅되면, 가독성이 떨어질 수 밖에 없다. ∴ 0123456789abcdef → 0123456789 이전에 만들었던, bin_to_dec 모듈을 counter에 인스턴스하면 된다. [Toggle] 버튼 누를 때마다, up/down 토글되도록 만들어 보자. → TFF 활용. ※ 이렇게 하면 에러 발생 clk 입력에 버튼 입력을 주니까 에러가 생김 clk 입력에는 FPGA 보드의 정규 clk(125MHz)만 사용해야 한다. 다른 걸 넣는다는 것은 비동기로 쓴다는 의미 → 동기화 문제가 발생한.. 2023. 6. 29. [Harman 세미콘 아카데미] 8일차 - review, async/sync counter [Review] 초반 2시간은 이제까지 했던 것들을 복습하는 시간을 가졌다. [async / sync] 1. 비동기식(async) : 요청과 결과가 동시에 일어지 않는 방식 → 요청을 보낸 후, 응답을 받지 않아도 진행할 수 있다. → 즉, FF들이 서로 다른 clk를 사용 ▶특징 : 결과를 기다리지 않고 각각 작업 수행 가능 설계가 복잡하고 타이밍 제어(PDT제어)가 잘 안 됨. ∴ FPGA에서는 async를 사용하지 않는다. 2. 동기식(sync) : 요청과 결과가 동시에 일어나는 방식 → 요청을 보낸 후, 응답을 받아야 진행된다. → 즉, FF들이 같은 clk를 사용 ▶특징 : 설계가 간단하고 직관적 요청에 대한 결과가 반환될 때까지 대기해야됨. [Reset] FF에서 초기값을 지정해주지 않으면, .. 2023. 6. 28. 이전 1 2 3 4 5 6 7 다음
