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[Harman 세미콘 아카데미] 80일차 - Full Custom IC(XOR, Half_adder, Full Adder, 4bit Full Adder) [XOR] Half Adder는 XOR과 AND의 조합으로 이루어진 회로이다. Half Adder를 만들기에 앞서, XOR를 만들어 보자. 📌 Schematic & Symbol pMOS의 WIDTH는 굳이 다시 구할 필요없다. 이전에 구해놓은 것 그대로 쓰면 됨.(NOT, SWITCH) 📌 Simulation A B XOR 0 0 0 0 1 1 1 0 1 1 1 0 📌 Layout [Half Adder] 📌 Schematic & Symbol 📌 Simulation 📌 Layout [Full Adder] 📌 Schematic & Symbol 📌 Simulation 📌 Layout [4bit Full Adder] 📌 Schematic & Symbol 📌 Simulation 📌 Layout [One Chip .. 2023. 10. 24.
[Harman 세미콘 아카데미] 74일차 - Verilog(Program Counter, Register, Control Block, ROM, CPU Simulation) [Program Counter] 이전 시간에 만든 N bit Half adder를 활용하여 Program counter를 만들어보자. 프로그램 카운터는 위 그림처럼 조합 회로를 구현한 LUT과 Register를 구현한 DFF로 구성되어 있다. (조합회로에 clk 신호를 받는 DFF를 연결하여 순차적 기능 부여) 📌 Code module register_Nbit_p_alltime #(parameter N = 8)( input [N-1:0] d, input clk, reset_p, wr_en, rd_en, output [N-1:0] register_data, // 상시 출력 output [N-1:0] q ); reg [N-1:0] register_temp; always @(posedge clk or pose.. 2023. 10. 16.
[Harman 세미콘 아카데미] 73일차 - Verilog(ACC / ALU Simulation, Program Counter) [ACC Simulation] 📌 Testbench module tb_acc(); reg clk, reset_p, acc_high_reset_p; reg fill_value; // 안 쓰는 비트를 0으로 채우거나 1로 채움 reg rd_en, acc_in_select; reg [1:0] acc_high_select, acc_low_select; // Half_ACC가 두 개이므로 구분해줘야 한다. reg [3:0] bus_data, alu_data; // BUS와 ALU로부터 받는 데이터 wire [3:0] acc_high_data2bus, acc_high_register_data; wire [3:0] acc_low_data2bus, acc_low_register_data; acc DUT(clk, res.. 2023. 10. 15.
[Harman 세미콘 아카데미] 66일차 - Verilog(다기능 선풍기 프로젝트 발표 및 마무리) [Project] 자세한 프로젝트 내용은 아래 링크 참조 [FPGA] Project : Multi-function Fan(UART-Bluetooth, PWM, FSM, Timer, WNS/TNS) [Mission] 📌 Project Summary Project name : FPGA환경에서 Verilog 언어를 통한 Multi-function Fan 구현 Mission i) 바람 세기 조절 기능 ii) 1시간, 3시간, 5시간 타이머 기능 iii) 3단 밝기 조절 가능한 LED 무드등 iv) 이 rangvest.tistory.com [Review] 오늘은 팀원들과 함께 3일 동안 지지고 볶았던 시간의 결실을 맺는 PT 시간을 가졌다. 어쩌다 보니, 교수님께서 가르쳐주시지도 않은 UART가 기본 소양이 되어.. 2023. 10. 2.

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