fpga74 [Harman 세미콘 아카데미] 51일차 - Verilog(Stop Watch - 오류 검증, Prescaler 간소화, Mission) [오류 발생한 Part 체크] 📌 Simulation을 이용한 방법 테스트벤치를 만들어 오류가 발생한 part를 체크하고 수정할 수 있다. Testbench 관련 내용 [Harman 세미콘 아카데미] 2일차 - 보수체계, Testbench, Delay [개요] 1. 논리 회로 - Combinational Logic (조합 논리 회로) : input이 주어지면, output이 고정된다. output이 다음 output에 영향을 주지 못 함. - Sequential Logic (순차 논리 회로) : 이전 output이 다음 output에 영 rangvest.tistory.com 📌 LED를 이용한 방법 가장 쉽고 간단한 방법이다. 시뮬레이션을 활용하려면, 테스트벤치를 만들고 레지스터 등록하는 등 해줘야할 것.. 2023. 9. 6. [Harman 세미콘 아카데미] 49일차 - Verilog(Stop Watch - Minute, Start/Stop, Lap) [Stop Watch] 📌 Minute count 구현 Minute clock 설계 clk_sec을 60번 카운트하면 1분 // min clock module clock_min( input clk, clk_sec, reset_p, output clk_min ); // 60개 카운트하면 1s reg [5:0] cnt_sec; reg cp_min; // cp : clock pulse always @(posedge clk, posedge reset_p) begin if(reset_p) cnt_sec = 0; // reset이 들어오면 cnt = 0 else if(clk_sec) begin if (cnt_sec >= 29) begin cnt_sec = 0; // 0부터 번까지 카운트하면 다시 0으로 cp_min.. 2023. 9. 4. [Harman 세미콘 아카데미] 41일차 - Verilog(Review, Memory, Clock Library, Stop watch) [Review] 이전 내용 참조 더보기 https://rangvest.tistory.com/entry/Harman-1%EC%9D%BC%EC%B0%A8-VIVADO-setting [Harman 세미콘 아카데미] 1일차 - VIVADO setting [개요] 시스템 반도체를 설계하는 언어는 대표적으로 2가지가 있다. 1. Velilog : 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(HDL, Hardware Description Language) 회로를 설계할 때 사용하는 언어로, rangvest.tistory.com https://rangvest.tistory.com/entry/Harman-1%EC%9D%BC%EC%B0%A8-FPGA-board [Harman 세미콘 아카데미] 1일차 - FPGA bo.. 2023. 8. 23. Open Source 혁명의 중심 : Github란? [Github의 개요] Git이란? 형상 관리 도구 중 하나로, 컴퓨터 파일의 변경 사항을 추적하고 여러 명의 사용자들 간에 해당 파일들의 작업을 조율하기 위한 분산 버전 관리 시스템을 말한다. Git은 프로젝트 폴더 내에서 작업을 기록하고 버전 관리를 통해 체계적인 개발이 가능하므로 소프트웨어 및 하드웨어 개발에서 소스 코드를 효과적으로 관리할 수 있으며, 소스코드를 따로 주고 받을 필요 없이, git을 사용하면 하나의 프로젝트, 같은 파일을 여러 사람이 동시에 작업하는 병렬 개발이 가능하다. 출처 : 위키백과 Github란? 분산 버전 관리 툴인 Git을 사용하는 프로젝트를 지원하는 웹호스팅 서비스이자 형상 관리와 소프트웨어 개발 프로젝트의 협업을 위한 웹 기반 플랫폼으로, 개발자들이 소스 코드를 호.. 2023. 8. 22. 이전 1 ··· 8 9 10 11 12 13 14 ··· 19 다음
