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Harman83

[Harman 세미콘 아카데미] 58일차 - Verilog(PWM 코드 및 시뮬레이션) [PWM] 📌 PWM 기초 클락의 펄스를 예로 들어 보자. module clock_usec( input clk, rst, input enable, output clk_usec ); // 125개 카운트하면 1us reg [6:0] cnt_8nsec; wire cp_usec; // cp : clock pulse always @(posedge clk, posedge rst) begin if(rst) cnt_8nsec = 0; // reset이 들어오면 cnt = 0 else if(cnt_8nsec >= 124) cnt_8nsec = 0; // 0부터 124번까지 카운트하면 다시 0으로 else cnt_8nsec = cnt_8nsec + 1; end assign cp_usec = cnt_8nsec < 63 ?.. 2023. 9. 15.
[Harman 세미콘 아카데미] 58일차 - Verilog(Ultrasonic : 오류 수정, FSM 없이 구현, Testbench) [오류 수정] 동작 중에 echo wire를 뺴버리면, 동작이 중단되고 pedge를 기다리는 상태에 갇혀서 못 빠져나온다. 따라서 이러한 에러가 발생했을 경우에 에러 처리를 하는 코드를 추가해보자. S_WAIT_PEDGE : begin LED_bar[2] 2023. 9. 15.
[Harman 세미콘 아카데미] 57일차 - Verilog(Presentation, Ultrasonic review, Timing management, Running Average) [Presentation] 오전에는 어제 만들었던 Ultrasonic module 미션에 대해 발표하는 시간을 가졌다. 첫 발표인만큼, 떨리기도 많이 떨렸고 부족한 점도 많았다. 이번 PPT를 발판 삼아, 부족했던 부분들을 보완하는 기회로 삼아야 겠다. [Review] 📌 Code(교수님 버전) 사실 Ultrasonic sensor는 input과 output이 각각 나뉘어 있기 때문에 굳이 FSM을 쓰지 않고, 각각 따로 동작하도록 설계해줘도 된다. 근대 FSM에 익숙해지면 좋으니까 그냥 쓰자. module UltraSonic_Profsr( input clk, rst, input echo, output reg trig, output reg [15:0] distance_cm, output reg [7:0].. 2023. 9. 14.
[Harman 세미콘 아카데미] 56일차 - Verilog(Mission : UltraSonic module의 구현) [Mission] 📌 Mission FPGA를 활용한 UltraSonic Sensor 구현 ✅ Verilog Language로 초음파 센서를 동작시키는 회로를 설계 ✅ Testbench를 작성하여 Simulation ✅ 측정된 값을 FND를 통하여 출력 📌 Tool ① Cora z7 07s Board ② HC-SR04(UltraSonic Sensor) ③ 16 bit FND ④ 8 bit LED bar ⑤ 브레드보드 및 점퍼 와이어(필요한 경우) [Result] 📌 Block Diagram & FSM State Diagram Block Diagram FSM State Diagram FSM 이란 특정한 상태를 정의하기위한 개념적 모델이며, 여러개의 제한된 상태(State)가 존재하고 그 존재들이 특정 조건.. 2023. 9. 14.

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