HLS8 [Harman 세미콘 아카데미] 103일차 - SoC Design(자율주행 RTL로 구현) [Schedule] SoC로 설계할 것이라면, 처음부터 레지스터 기반으로 설계해 줘야 수월하게 작업할 수 있다. 하드웨어로 할 수 있는 건 소프트웨어로는 못 만들지만, 소프트웨어로 할 수 있는 건 하드웨어로 다 할 수 있다. ex) ADC : ADC회로가 없으면, 소프트웨어로 절대 구현 못 함 일단 RTL 설계로 완벽하게 잘 동작하는 지 확인하고, 이후에 SoC에서 설계해보자. 11일 : RTL 주행 테스트 18일 : SoC 주행테스트 19일 : 발표 [외부 전원 사용] 📌 Setting 이렇게 만들면, 바이너리 파일도 같이 만들어 준다. 바이너리 형태로 보드에 비트스트림을 올려주면 케이블을 제거해도 바이너리 회로를 통해 동작하게 된다. 우리가 올린 파일들인 플래시 메모리에 저장되어 활용된다. JP1은 .. 2023. 12. 4. [Harman 세미콘 아카데미] 101~102일차 - SoC Design(이전 프로젝트 SoC로 변환, 취업 특강) 101일차 다기능 선풍기 모듈을 RTL에서 HLS로 변환 작업 시행 102일차 취업특강 실시 2023. 12. 4. [Harman 세미콘 아카데미] 100일차 - SoC Design(StopWatch) [StopWatch] 📌 Block Design 이전에 RTL로 코딩했던 StopWatch 모듈을 IP로 만들고 HLS로 코딩하여 동작시켜보자. // [IP top] // // Users to add ports here output [3:0] com, output [7:0] seg_7, // User ports ends ) myip_stopwatch_v1_0_S00_AXI_inst ( .com(com), .seg_7(seg_7), .S_AXI_ACLK(s00_axi_aclk), .S_AXI_ARESETN(s00_axi_aresetn), // [IP main] // // Users to add ports here output [3:0] com, output [7:0] seg_7, // User ports .. 2023. 11. 27. [Harman 세미콘 아카데미] 98일차 - SoC Design(AXI, SystemVerilog를 활용한 Simulation, button Interrupt, switch Interrupt) [AXI Protocol] 📌 Block Design 이번엔 얘부터 추가해준다. VIP : verification IP라고, 검증된 IP라는 뜻 📌 Simulation 현장가면 검증할 때, SystemVerilog를 대부분 사용하므로 미리 맛 좀 보고 가자. 가장 큰 차이점은 C++처럼 객체(Class)를 만들 수 있다는 장점이 있다. Class의 장점은 다른 사람이 만들어 놓은 것을 가져다 쓰기 편하다는 것이다. (Class의 Include가 가능) 그러다보니 가져다 쓸 만한 것들도 많이 만들어 놨음 가장 대표적인 것이바로 UVM Verilog vs SystemVerilog Verilog SystemVerilog include import reg bit wire logic import axi_vip_p.. 2023. 11. 23. 이전 1 2 다음
